USB PD充电器设计系列连载：高效率100W USB-PD方案

围绕配备主流快速充电协议的USB-PD充电器的设计，我们正在连载四篇技术文章。从提高效率、加快产品开发、优化性能、降低整体成本等方面对系列文章进行了详细解读。
作为本系列的最后一章，我们将介绍效率为94%的100WUSB-PD解决方案。
随着对更大电池容量和更短充电时间的需求，对充电器功率的需求不断增加。实现小尺寸高功率具有挑战性，因此人们提出了各种创新方案，包括ZVS拓扑、高性能开关、创新封装方法和宽带隙材料，以满足相应的设计要求。
本文介绍了一种100瓦USB-PD解决方案，并说明了如何通过使用电源开关和新的拓扑结构实现94%的效率和23W/in3的功率密度。
为了获得更高的功率密度，需要选择合适的拓扑结构、规格和先进的控制技术。纵观目前大功率移动充电器市场，大功率USB-PD充电器的解决方案有很多，包括PFC  QR和PFC  LLC。然而，这些解决方案也有一些限制，这限制了它们的广泛应用。比如QR不能实现软开关，LLC拓扑很难用于可变输出电压设计。
鉴于上述情况，英飞凌引入了一种新的不对称半桥混合反激式拓扑如图1)。半桥和串联电容共同驱动传统反激式变压器。反激式变压器的主电感和串联电容构成谐振电路，用于实现半桥开关的ZVS特性，并在反激式变压器的常规退磁阶段提供谐振功率传输。在正常工作期间，充电周期和相关功率由峰值DC电流控制，而退磁阶段由时序控制，以确保适当的负预磁化，从而满足半桥开关所需的ZVS条件。
原边电源电路由LC谐振电路实现，由类似LLC变换器的半桥驱动。谐振电感Lr是串联电感，可以是变压器漏电感，也可以是变压器漏电感加外部电感，而Lm代表变压器的主电感。通过将谐振电容器Cr和变压器的初级线圈连接在于正节点和半桥的中点之间，可以实现相同的转换效果。当高端开关HS接通时，能量将储存在Cr和Lm中，储存的能量将随输入电压和开关频率而变化(如如图2所示)。
当高端开关HS断开时，变压器中的电流将迫使半桥的中点VHB下降，直到低端开关的体二极管箝位电压。然后，低压侧开关将在零电压时接通，同时变压器的相位将反转，能量将转移到次级侧。当低端开关断开时，前一级变压器中感应的负电流将迫使半桥中点VHB升高其电压，直到高端开关HS的体二极管箝位电压，类似于前一级。在ZVS条件下，HS导通，LS关断，但变压器谐振回路中的电流仍然为负，这意味着谐振回路中多余的能量将被送回输入端。
与其他反激式拓扑相比，混合反激式变压器需要存储的能量更少，这有助于减小充电器的尺寸。
混合反激可以实现一次侧完全ZVS，二次侧完全零电流，漏能也可以回收，从而提高效率。
如下式所示，输出电压将随占空比而变化。对于混合反激式，更容易实现宽电压范围输出，从而克服了LLC拓扑在宽电压输出应用中的局限性。
完整的解决方案如如图3所示。临界导通模式下的IRS2505和ThinPAK中的IPL60R185C7CoolMOS用于功率因数校正阶段，而XDPS2201和IPLK60R360PFD7用于DC-DC阶段。同时采用BSC028N06NS作为同步整流开关(以后可以用专门用于充电器同步整流的低压ISZ0702NLS代替，进一步提高性价比)，协议控制器为CYPD3174，p-channelMOSBSZ086N03NS3作为输出安全开关。
采用这种设置，峰值效率可达94%，待机功耗小于60mW。
软开关技术使器件能够在ZVS条件下工作，也就是说，金属氧化物半导体场效应晶体管只有在其漏极-源极电压达到0V(或接近0V)后才导通。这种策略可以消除器件的导通损耗，导通损耗通常是导致总开关损耗的主要因素。遗憾的是，由于输出电容的“非破坏性”特性，所有的高压SJ  MOSFETs都会遭受另一种损耗，即当MOSFET输出电容(Coss)先充电后放电时，会有一定的能量损耗。因此，即使在ZVS条件下工作，存储在输出电容中的总能量(Eos)也无法恢复。这种现象与Coss的滞后特性有关，当执行Coss充电/放电循环时，可以通过大信号测量来观察滞后特性。由于这个原因，这种损失通常被称为Coss滞后损失(Eos，hys)。
得益于英飞凌先进的SJ技术，酷炫PFD7系列进一步降低了迟滞损失，有助于进一步提高效率。
结论
基于数字XDPS2201的ZVS混合反激式变换器可以在不同的输入电压和输出电流条件下实现ZVS和零电流控制。此外，还可以回收变压器漏电感的能量。高性能功率MOSFET有助于在60mmx40mmx18mm  100WUSB-PD设计中实现高达94%的效率。
英飞凌100 wusb-PD参考设计，体积小，效率高94%