Achronix最新推出的基于台积电(TSMC)7nm FinFET工艺的Speedster7t FPGA器件，包含了革命性的新型二维片上网络(2D NoC)。像运行在FPGA可编程逻辑结构上的高速公路网络一样，2D NoC为FPGA外部高速接口和内部可编程逻辑之间的数据传输提供超高带宽(~27Tbps)。
NoC使用一系列高速行和列网络通道在整个FPGA内分配数据，从而在整个FPGA结构流量内横向和纵向分配数据。NoC中的每一行或每一列都有两个256位、单向和行业标准的AXI通道，可以在每个方向上以512 bps(256位x 2GHz)的传输速率运行。
片上网络为现场可编程门阵列设计提供了几个重要优势，包括：
l提高设计的性能。
在设计高资源占用时，减少空闲逻辑资源并降低布局布线拥塞的风险。
l降低功耗。
l简化逻辑设计，NoC替代传统逻辑进行高速接口和总线管理。
我实现了真正的模块化设计。
本文通过一个具体的FPGA设计实例来说明片上网络在FPGA内部逻辑互连中的重要作用。本设计主要实现三重数据加密解密算法(3DES)。该算法是DES加密算法模式之一，对每个数据块应用三次DES加密算法，通过增加DES的密钥长度来增加安全性。
在这个FPGA设计中，我们把I/O引脚放在四个方向：上、下、左、右。从上引脚进入的数据由逻辑1解密，然后通过蓝色线路发送到逻辑2进行加密，然后从下引脚发送出去。从左引脚进入的数据由逻辑3解密，然后通过红色线路发送到逻辑4，加密后从右引脚发送出去。如图2。
本设计中遇到的问题如下：
l加密和解密模块之间的连线延迟太长，如果不增加流水线，设计性能会受到很大限制。然而，因为连接总线的位宽是256位，所以增加几级流水线寄存器将占用大量额外的寄存器资源。
上下模块之间的连接总线和左右模块之间的连接总线交叉。如果设计比较复杂，可能会遇到布局布线，局部拥堵，这将大大增加工具布局布线时间。
以上两个问题都是FPGA设计人员在复杂的FPGA设计中或多或少遇到的，可能是设计复杂，硬件平台的限制，或者是设计必须连接到不同位置的外围硬IP。
NoC的出现解决了上述问题。NoC为FPGA逻辑互连提供双向288位原始数据模式。用户可以通过这些288位信号进行逻辑直接连接或自定义协议互联。
在每个NoC的交叉点上有两个网络接入点(NaP)。用户可以通过例化国家行动方案的原始或宏观定义，将自己的逻辑接入国家和地区奥委会，并将它们相互连接起来。
这样，3DES加密和解密模块之间的NoC互连可以通过3DES加密和解密模块上的例化NAP来实现。
这样在简化用户设计的同时，设计性能从260MHz大幅提升到750MHz。从图6可以看出，在总线，已经看不到大量的逻辑连接，总线的所有连接都被国家奥委会接管。在后端布局布线图中，只能看到白色模块内部的绿色时钟轨迹和逻辑轨迹。
本文主要想通过这样一个例子向FPGA设计人员展示如何使用片上网络来互联FPGA的内部逻辑，从而为FPGA设计人员提供另一种思路。在传统的FPGA设计中，当性能无法提升，布局布线拥堵时，能否考虑使用Achronix新推出的Speedster7t FPGA来简化和加速用户的设计？
行业资讯 
2021-07-08 16:11:11
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