面向5G且完全集成参考时钟的抖动衰减器简化高速网络时钟

2020-12-11 08:57:02

Silicon Labs(又名“芯科Science and Technology”)最近扩展了Si539x抖动衰减器系列产品。其新的器件型号具有完全集成的参考时钟，这增强了系统的可靠性和性能，并简化了布线高速网络设计中的印刷电路板布局。新的Si539x抖动衰减器旨在满足100/200/400/600/800G设计中严格的参考时钟要求，并为SoC、PHY、FPGA和最先进以太网交换机的ASIC中56G PAM-4 SerDes的严格抖动要求提供40%以上的余量，还为满足未来要求的新兴112G SerDes设计提供解决方案。

提高系统可靠性和性能—新的Si539x抖动衰减器集成了一个高度可靠的晶体，该晶体已在整个温度范围内进行了全面测试，并针对活动下降进行了预筛选。Si539x器件完全通过了各种可靠性测试，包括冲击、振动、温度循环和晶体老化。规格严格的晶体和创新的器件结构降低了晶体对系统风扇引起的温度变化的敏感性，从而实现了更加一致和可靠的操作。

高声发射抗扰度—集成参考时钟的器件结构比外部晶体设计具有更高的声发射抗扰度。AE是PCB在承受温度梯度或外部机械力时产生的噪声波辐射，导致PCB组装中出现微裂纹或塑性变形。与AE导致频率误差较大的分立晶体不同，Si539x器件的创新封装结构可以隔离和保护晶体免受AE噪声的影响，确保可靠的工作和一致的频率响应。

节省板面产品—设计高端口号光纤和以太网线路卡的客户非常重视减少整体电路板面产品。通过使用集成参考时钟的抖动衰减器，开发人员可以减少35%以上的印刷电路板面积，并带来额外的好处：集成参考时钟消除了晶振下的禁布区需求，因此可以在器件周围执行更密集的时钟布线，从而进一步简化布线的印刷电路板布局

频率灵活性和时钟分配—Si539x器件可以在多达12路差分时钟输出上产生100 Hz至1028 MHz的任意频率组合，无需独立的时钟发生器和时钟缓冲器。这些优势实现了“片内时钟树”时钟，同时消除了与分立时钟树解决方案相关的额外抖动。