如何利用SystemVerilog仿真生成随机数

使用SystemVerilog进行模拟更容易生成随机数，对随机数的可控性更强。对于随机变量，可以在SystemVerilog中用rand或randc  plus数据类型定义。Rand表示变量是随机变量，在指定范围内服从均匀分布。在rand的基础上，randc要求当生成的随机数在指定范围内完成一次遍历时，它会重复遍历，C是循环的。声明随机变量后，需要通过约束来限制随机数需要满足的条件。这些都需要在类中声明。