硬件设计是需要考虑的高频输入、输出、时钟速率和数字接

无论是设计测试测量设备还是汽车激光雷达的模拟前端(AFE)，使用现代高速数据转换器的硬件设计人员都面临着高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括连接到您的现场可编程门阵列(FPGA)，确保您的第一个设计通道能够工作，或者在构建系统之前确定如何对系统进行最佳建模。
本文将仔细研究这些挑战。
快速系统开发
在开始新的硬件设计之前，工程师通常会在自己的测试台上评估最重要的芯片。一旦获得了操作模型
评估板
对所需设备和部件的评估通常在理想的电源和信号源下进行。
大音阶第七音
大多数情况下，会提供板上电源和时钟，这样您就可以用最少的测试台设备和更实用的电源和信号源来运行电路板，如如图1所示。生成的TSW14J56EVMTI还支持一个完整的系统级模型，在一台PC上有多个评估模块原型。例如，通过将KCU105或VCU118等XilinxFPGA开发套件连接到多个模数转换器(ADC)或数模转换器(DAC)，可以同时测试发射和接收通道。
FPGA连通性和JESD204B和JESD204C你可能要解决的最大问题之一就是如何在FPGA中获取数据。虽然LVDS和互补金属氧化物半导体是简单的接口，但它们在器件每个引脚上支持的速度极其有限。由于较新的高速数据转换器更普遍地支持1GSPS的输入或输出速率，这些接口要么会失去市场，要么会使设计复杂化。
为微电子行业制定开放标准的JEDEC创建了JESD204，通过支持超过12.5Gbps的差分对通道速率来解决这个问题。然而，虽然JESD204最大限度地减少了引脚数量，但它通过编码和序列化或反序列化和解码并行数据增加了接口复杂性。
到目前为止，你必须主要依靠JESD204知识产权(IP)块和FPGA供应商提供的支持。虽然这些IP块运行良好，但它们的提供方式支持任何配置的任何设备。这意味着很难理解和配置您的特定用例。你需要花费大量精力设计自己的IP或者从第三方IP提供商那里寻求IP。但是，如果出现问题，第三方IP将需要在实施中提供帮助和支持。
TI自带的JESD204快速设计IP可以针对你的FPGA平台、数据转换器和JESD204模式进行预配置和优化。我们的IP需要更少的FPGA资源，并且可以针对每个特定用途进行定制。另一个优点是实现JESD204链接只需要几个小时或几天，而不是几周或几个月。
随着直接射频(RF)采样和超快SerDes与高速数据转换器的结合，设备模型越来越受欢迎，对射频和信号完整性建模的能力成为成功通过第一次设计的必要条件。传统上，大多数供应商仅在s参数模型中为ADC提供输入阻抗信息，但ti的ADC12DJ3200、ADC12DJ5200RF和ADC12QJ1600-Q1高频输入设备的采样频率高达8GHz，现在有了包含阻抗和频率响应信息的s参数模型。
借助这一新模型，您可以模拟预期的器件行为并优化阻抗匹配。德州仪器的策略是在支持极高输入和输出频率的设备上提供这些模型，而实施所需的阻抗匹配和频率响应更具挑战性。
在数据转换器的数字接口端，输入/输出缓冲区信息规范(IBIS)是一个通用模型，它可以为CMOS和LVDS引脚提供物理层信息以及DC和交流类型的行为。对于大多数使用高速JESD204SerDes的新数据转换器，这些模型已改进为IBIS-算法建模接口(AMI)，其中包括有助于应用均衡和预加重或后加重的有用信息。IBIS-AMI提供了你需要的建模功能，让你第一次可以正确使用电路板，实现良好的误码率、信号完整性和鲁棒的数据链接。图4显示了射频(绿色)和数字接口(蓝色)模型。不管你是使用高速数据转换器有一段时间了，还是不熟悉高速设计，都不用担心，因为TI是在设计易于使用的高速数据转换器。我们构建了一个完整的开发环境，可以简化所有的工作，如如图5所示。
有了可以轻松集成FPGA的现成IP，有了精准的射频系统模型，有了一套灵活、可扩展、自动化的市场稳健的评估模块，你可以缩短几个月的固件开发时间，减少昂贵的设计周期，加快从概念到原型的高速设计。