PCB电路中的电源完整性

在电路设计中，我们一般关心的是信号的质量，但有时我们倾向于研究信号线，将电源和接地视为理想情况。虽然这样可以简化问题，但是这种简化在高速设计中已经不可行了。虽然电路设计的直接结果是从信号完整性中表现出来的，但我们不能忽视电源完整性设计。因为电源完整性直接影响最终PCB的信号完整性。电源完整性和信号完整性密切相关，在很多情况下，信号失真的主要原因是电源系统。比如地面反弹噪声过大，去耦电容设计不当，回路影响严重，多个电源/地平面划分不好，地层设计不合理，电流不均匀等等。
1)配电系统
电源完整性设计是一件非常复杂的事情，但如何控制近年来电源系统(电源和接地层)之间的阻抗是设计的关键。理论上，电力系统之间的阻抗越低越好。阻抗越低，噪声幅度越小，电压损耗越小。在实际设计中，我们可以通过指定最大电压和电源变化范围来确定我们想要达到的目标阻抗，然后调整电路中的相关因素，使电源系统各部分的阻抗(与频率有关)接近目标阻抗。
2)地面反弹
当高速器件的边沿速率低于0.5ns时，来自大容量数据总线的数据交换速率特别快，当其产生足以影响电源层信号的强纹波时，就会出现电源不稳定的问题。当通过地回路的电流改变时，由于回路电感将产生电压。上升沿缩短时，电流变化率增大，接地反弹电压增大。此时，接地层(地线)不再是理想的零电平，电源也不再是理想的DC电位。当同步转换的门电路增加时，地面反弹变得更加严重。对于128位总线，可能有50_100条输入/输出线在同一时钟沿上切换。此时，同时切换的电源和反馈到输入输出驱动器的地回路电感必须尽可能低，否则，当它们连接到同一个地时，会出现电压刷。接地反弹随处可见，如芯片、封装、连接器或电路板，可能会导致电源完整性问题。
从技术发展的角度来看，器件上升沿只会减小，总线宽度只会增大。保持接地反弹可接受方法的唯一方法是降低电源和接地的分布电感。对于芯片，这意味着移动到阵列晶片，尽可能多地放置电源和接地，并使封装的连线尽可能短，以降低电感。对于封装来说，它意味着移动层封装以使电源接地层之间的距离更近，如BGA封装中所使用的。对于连接器，这意味着使用更多的接地引脚或重新设计连接器以具有内部电源和接地层，例如基于连接器的带状电缆。对于电路板来说，这意味着使相邻的电源和接地层尽可能靠近。因为电感与长度成正比，所以使电源和地之间的连线尽可能短会降低地噪声。
3)去耦电容
我们都知道在电源和地之间加一些电容可以降低系统的噪声，但是电路板上加多少电容呢？每个电容的合适值是多少？每个电容放在哪里比较好？一般我们都没有认真考虑过这些问题，只是基于设计师的经验。有时我们甚至认为电容越小越好。在高速设计中，必须考虑电容的寄生参数，定量计算去耦电容的数量、每个电容的电容值和具体的放置位置，保证系统的阻抗在控制范围内。一个基本原则是，所需的去耦电容不应少于一个，也不应需要任何冗余电容。